总线协议对比 | 谢启祥的博客

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一 axi总线

1.AXI 协议的关键特性总结如下：

多通道单向传输总线，将读/写地址、读数据、写数据、写响应信号在不同的通道中实现传输。基于 burst 传输，对于一次 burst 传输，只需l

要主机给出起始地址。地址/控制和数据阶段分开，地址/控制信息可以在数据开始传输之前发出（也可以同时发出）。支持非对齐传输，每 8 比特搭配一个字节选通开关信号，可以控制传输数据中对应字节的有效与否。支持乱序传输（仅AXI3支持写乱序，AXI4已经取消），用 ID 来标识各个访问的归属。当访问的 slaves 中有低速设备时，AXI 乱序传输数据的优点就非常明显，不过，一次 burst 传输内的数据是按序传输的。支持 outstanding 传输，即主机可以连续发送多个 burst 传输首地址而无需等待前次burst 传输完成。AXI 协议还支持可选的低功耗操作。是一种高性能、高带宽的总线协议，用于高速互连，AXI有多个通道（地址、数据、响应）,支持复杂的事务如突发传输;AMBA AXI 总线协议以高性能、高频率的系统设计为目标，适合高带宽、低延迟的系统设计，可以达到高频率的操作而不需要复杂的总线桥，满足众多部件的接口要求，具备高度灵活的互联结构，并且向后兼容 AHB 和 APB 接口，还支持可选的低功耗操作。

1.axi是全双工通信，（全双工通信是指通信双方可以在同一时间同时进行数据的发送和接收。换句话说，数据可以在两个方向上同时传输）

全双工通信是指通信双方可以在同一时间同时进行数据的发送和接收。换句话说，数据可以在两个方向上同时传输

axi的信号有哪些

AXI4中的限制是最多256个数据传输的突发事务。AXI4-Lite只允许每个事务进行1个数据传输。

AXI4-Lite:

与AXI4比不支持突发。所以少很多接口

AXI4-Stream:

定义传输流数据的单一通道( write data channel )。

可以进行无限制长度的突发传输。

具体信号列表

以下是 AXI Full、AXI Lite 和 AXI Stream 的所有信号完整列表，并以表格形式列出每个信号的说明。

1. AXI Full 信号列表

信号名称	方向	宽度	说明
读地址通道	ㅤ	ㅤ	ㅤ
`ARADDR`	主 -> 从	配置（如32/64位）	读地址，用于指定从设备的地址。
`ARVALID`	主 -> 从	1 bit	表示主设备发出有效读地址请求。
`ARREADY`	从 -> 主	1 bit	表示从设备已准备好接受读地址。
`ARID`	主 -> 从	配置（如4位）	唯一标识读事务 ID，支持乱序完成。
`ARLEN`	主 -> 从	8 bit	指定突发传输的长度（突发传输的次数减1，0表示单次事务）。
`ARSIZE`	主 -> 从	3 bit	指定突发传输的数据宽度（如字节/半字/字等）。
`ARBURST`	主 -> 从	2 bit	指定突发类型（固定、递增、环形）。
`ARPROT`	主 -> 从	3 bit	指定访问属性（特权级别、安全性等）。
`ARCACHE`	主 -> 从	4 bit	指定缓存属性（可缓存、缓冲等）。
`ARLOCK`	主 -> 从	1 or 2 bit	指定是否为锁定访问。
读数据通道	ㅤ	ㅤ	ㅤ
`RDATA`	从 -> 主	配置（如32/64位）	从设备传回的读数据。
`RVALID`	从 -> 主	1 bit	表示从设备提供的数据有效。
`RREADY`	主 -> 从	1 bit	表示主设备已准备好接受数据。
`RID`	从 -> 主	配置（如4位）	对应事务的 ID，与`ARID`相匹配。
`RRESP`	从 -> 主	2 bit	读响应信号，用于指示读事务状态（正常、错误等）。
`RLAST`	从 -> 主	1 bit	表示最后一次读数据传输完成。
写地址通道	ㅤ	ㅤ	ㅤ
`AWADDR`	主 -> 从	配置（如32/64位）	写地址，用于指定从设备的地址。
`AWVALID`	主 -> 从	1 bit	表示主设备发出有效写地址请求。
`AWREADY`	从 -> 主	1 bit	表示从设备已准备好接受写地址。
`AWID`	主 -> 从	配置（如4位）	唯一标识写事务 ID。
`AWLEN`	主 -> 从	8 bit	指定突发传输的长度。
`AWSIZE`	主 -> 从	3 bit	指定突发传输的数据宽度。
`AWBURST`	主 -> 从	2 bit	指定突发类型（固定、递增、环形）。
`AWPROT`	主 -> 从	3 bit	指定访问属性（特权级别、安全性等）。
`AWCACHE`	主 -> 从	4 bit	指定缓存属性（可缓存、缓冲等）。
`AWLOCK`	主 -> 从	1 or 2 bit	指定是否为锁定访问。
写数据通道	ㅤ	ㅤ	ㅤ
`WDATA`	主 -> 从	配置（如32/64位）	写入从设备的数据。
`WVALID`	主 -> 从	1 bit	表示主设备提供的数据有效。
`WREADY`	从 -> 主	1 bit	表示从设备已准备好接受数据。
`WSTRB`	主 -> 从	数据宽度/8 bit	字节使能信号，用于指示哪些字节有效。
`WLAST`	主 -> 从	1 bit	表示最后一次写数据传输完成。
写响应通道	ㅤ	ㅤ	ㅤ
`BVALID`	从 -> 主	1 bit	表示从设备提供的响应有效。
`BREADY`	主 -> 从	1 bit	表示主设备已准备好接受响应。
`BRESP`	从 -> 主	2 bit	写响应信号，用于指示写事务状态。
`BID`	从 -> 主	配置（如4位）	对应事务的 ID，与`AWID`相匹配。

2. AXI Lite 信号列表

信号名称	方向	宽度	说明
读地址通道	ㅤ	ㅤ	ㅤ
`ARADDR`	主 -> 从	配置（如32/64位）	读地址。
`ARVALID`	主 -> 从	1 bit	表示主设备发出有效读地址请求。
`ARREADY`	从 -> 主	1 bit	表示从设备已准备好接受读地址。
读数据通道	ㅤ	ㅤ	ㅤ
`RDATA`	从 -> 主	配置（如32/64位）	从设备传回的读数据。
`RVALID`	从 -> 主	1 bit	表示从设备提供的数据有效。
`RREADY`	主 -> 从	1 bit	表示主设备已准备好接受数据。
`RRESP`	从 -> 主	2 bit	读响应信号，用于指示读事务状态。
写地址通道	ㅤ	ㅤ	ㅤ
`AWADDR`	主 -> 从	配置（如32/64位）	写地址。
`AWVALID`	主 -> 从	1 bit	表示主设备发出有效写地址请求。
`AWREADY`	从 -> 主	1 bit	表示从设备已准备好接受写地址。
写数据通道	ㅤ	ㅤ	ㅤ
`WDATA`	主 -> 从	配置（如32/64位）	写入从设备的数据。
`WVALID`	主 -> 从	1 bit	表示主设备提供的数据有效。
`WREADY`	从 -> 主	1 bit	表示从设备已准备好接受数据。
`WSTRB`	主 -> 从	数据宽度/8 bit	字节使能信号，用于指示哪些字节有效。
写响应通道	ㅤ	ㅤ	ㅤ
`BVALID`	从 -> 主	1 bit	表示从设备提供的响应有效。
`BREADY`	主 -> 从	1 bit	表示主设备已准备好接受响应。
`BRESP`	从 -> 主	2 bit	写响应信号，用于指示写事务状态。

3. AXI Stream 信号列表

信号名称	方向	宽度	说明
`TVALID`	主 -> 从	1 bit	表示数据有效，发送端发出。
`TREADY`	从 -> 主	1 bit	表示接收端准备好接收数据。
`TDATA`	主 -> 从	配置（如32/64位）	数据流通道，承载传输的主要数据。
`TKEEP`	主 -> 从	配置（如4/8位）	字节使能信号，指示哪些字节有效（可选）。
`TLAST`	主 -> 从	1 bit	表示当前数据包的结束标志。
`TUSER`	主 -> 从	可配置	用户定义信号，用于携带额外信息（可选）。

对比分析

特性	AXI Full	AXI Lite	AXI Stream
信号复杂度	高（5条独立通道 + 完整特性支持）	中（精简版，仅基本通道）	低（无地址，仅数据流通道）
地址信号	支持完整地址信号	支持简单地址信号	无地址信号
数据控制	支持突发传输、乱序、缓存等	仅支持单次传输	专注于流数据传输
硬件资源需求	高	中	低
典型应用	高性能片上系统、多核缓存	外设寄存器访问	音视频、网络高速数据流